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第1章 绪论1

1.1 EDA技术概要1

1.1.1 EDA技术的含义1

1.1.2 EDA技术的发展历程1

1.1.3 EDA的基本特征3

1.1.4 EDA技术的优势5

1.2 EDA技术的实现目标7

1.3硬件描述语言8

1.3.1 VHDL8

1.3.2 Verilog HDL9

1.3.3 VHDL和Verilog HDL的比较9

1.4常用的EDA工具10

1.4.1设计输入编辑器11

1.4.2综合器11

1.4.3仿真器13

1.4.4适配器13

1.4.5编程下载14

1.5 EDA的工程设计流程14

1.6 Vivado概述17

1.7 EDA技术的发展趋势17

本章小结19

习题19

第2章 CPLD与FPGA的结构原理20

2.1 PLD概述20

2.1.1 PLD入门20

2.1.2常见的PLD21

2.1.3 PLD的优点22

2.1.4 PLD的发展趋势23

2.2简单PLD的结构原理24

2.2.1逻辑符号表示方法25

2.2.2 PROM的结构原理25

2.2.3 PLA的结构原理26

2.2.4 PAL的结构原理26

2.2.5 GAL的结构原理31

2.3 CPLD的结构原理35

2.3.1 CPLD的基本结构35

2.3.2基于乘积项的可编程逻辑器件36

2.4 FPGA的结构原理39

2.4.1查找表型FPGA的逻辑结构41

2.4.2 Xilinx公司7系列FPGA简介43

2.4.3 FPGA与CPLD的区别47

2.5硬件测试48

2.6 CPLD/FPGA的编程与配置49

2.7 Basys3开发板介绍50

2.7.1电源电路51

2.7.2 LED灯电路和数码管电路51

2.7.3按键电路和拨码开关电路52

2.7.4 VGA显示电路和I/O扩展电路53

本章小结53

习题54

第3章 VHDL入门基础55

3.1 VHDL的基本结构55

3.1.1实体56

3.1.2结构体57

3.1.3库、程序包和配置57

3.2 VHDL的文字规则59

3.2.1数字型文字60

3.2.2字符串型文字60

3.2.3标识符60

3.2.4下标61

3.3 VHDL的数据对象62

3.3.1常数62

3.3.2变量62

3.3.3信号62

3.3.4文件63

3.4 VHDL的数据类型63

3.4.1 VHDL预定义数据类型64

3.4.2用户自定义数据类型67

3.4.3数据类型间的转换68

3.5 VHDL的操作符69

3.6 VHDL预定义属性73

本章小结75

习题76

第4章 VHDL硬件描述语言77

4.1进程语句77

4.2赋值语句78

4.3顺序描述语句80

4.3.1 IF语句80

4.3.2 CASE语句82

4.3.3 LOOP语句83

4.3.4 NEXT语句和EXIT语句84

4.3.5 WAIT语句85

4.3.6 RETURN语句86

4.3.7 NULL语句87

4.4元件例化语句87

4.5生成语句90

4.6块语句91

4.7程序包和配置93

4.7.1程序包93

4.7.2配置94

4.8子程序95

4.8.1过程96

4.8.2函数97

4.9其他语句99

4.10常用设计举例100

4.10.1结构体的三种描述方式100

4.10.2组合逻辑电路设计102

4.10.3时序逻辑电路设计107

本章小结113

习题113

第5章 有限状态机设计114

5.1概述114

5.1.1状态机的特点114

5.1.2状态机的分类115

5.2 VHDL状态机的一般形式116

5.2.1一般状态机的结构116

5.2.2状态机的设计流程118

5.2.3状态机的状态转移图描述118

5.2.4状态机的状态说明部分119

5.3 Moore型状态机的设计120

5.3.1单进程Moore型状态机120

5.3.2多进程Moore型状态机122

5.4 Mealy型状态机的设计125

5.5状态编码127

5.5.1顺序编码127

5.5.2枚举类型编码128

5.5.3状态位直接输出型编码128

5.5.4一位热码编码129

5.6安全状态机设计129

5.6.1程序直接导引法129

5.6.2状态编码检测法130

本章小结130

习题130

第6章 VHDL优化设计132

6.1资源优化132

6.1.1资源共享132

6.1.2逻辑优化135

6.1.3串行化136

6.2速度优化138

6.2.1流水线设计138

6.2.2寄存器配平141

6.2.3关键路径法142

6.2.4乒乓操作法142

6.2.5加法树法144

6.3硬件毛刺剔出144

6.3.1延时方式145

6.3.2逻辑方式去毛刺147

6.3.3定时方式去毛刺147

本章小结149

习题149

第7章 Vivado集成设计环境导论150

7.1 Vivado设计套件150

7.1.1单一的、共享的、可扩展的数据模型150

7.1.2标准化XDC约束文件SDC150

7.1.3多维度解析布局器151

7.1.4 IP封装器、集成器和目录151

7.1.5 Vivado HLS152

7.1.6 Tcl特性152

7.2 Vivado系统级设计流程153

7.3 Vivado设计套件的安装154

7.3.1下载154

7.3.2安装154

7.4 Vivado中工程数据的目录结构157

7.5 Vivado网表文件158

7.6 Vivado集成设计环境主界面159

7.6.1 “Quick Start”分组159

7.6.2 “Tasks”分组160

7.6.3 “ Information Center”分组160

7.7 Vivado设计主界面161

7.7.1流程处理主界面161

7.7.2工程管理器主界面162

7.7.3工作区窗口163

7.7.4设计运行窗口163

本章小结165

第8章 Vivado工程模式下设计基础166

8.1创建一个新的设计工程166

8.2创建并添加新的设计文件169

8.3 RTL详细描述和分析172

8.4设计综合和分析173

8.5设计行为级仿真176

8.6创建实现约束178

8.7设计实现和分析181

8.8静态时序分析182

8.9设计时序仿真185

8.10生成编程文件并下载到目标芯片185

本章小结188

习题189

第9章 创建和封装用户IP核190

9.1 IP核概述190

9.2创建用于定制用户IP的工程191

9.3设置定制IP的库名和目录192

9.4封装定制IP的实现193

本章小结197

习题197

第10章 数字电子系统的设计实现198

10.1创建一个新的设计工程198

10.2设置调用IP的路径198

10.3创建基于IP的系统199

10.4系统行为级仿真203

10.5 RTL详细描述和分析205

10.6系统设计综合与分析207

10.7创建实现约束211

10.8设计实现和分析213

10.9静态时序分析221

10.10设计时序仿真222

10.11生成编程文件并下载到目标芯片222

本章小结224

习题224

第11章 键控流水灯实验设计225

11.1设计要求225

11.2功能描述225

11.3键控流水灯的层次化设计方案225

11.3.1分频模块226

11.3.2流水灯显示模块227

11.3.3按键控制模块229

11.3.4键控流水灯的设计232

11.3.5引脚约束233

11.3.6硬件测试235

本章小结235

第12章 抢答器实验设计236

12.1设计要求236

12.2功能描述236

12.3抢答器的层次化设计方案237

12.3.1分频器模块237

12.3.2抢答鉴别器模块的设计239

12.3.3数码管显示模块的设计242

12.3.4抢答器的顶层设计244

12.3.5引脚约束246

12.3.6硬件测试248

本章小结248

第 13章 数字钟实验设计249

13.1设计要求249

13.2功能描述249

13.3数字钟的层次化设计方案250

13.3.1分频器模块250

13.3.2计数模块的设计251

13.3.3数码管显示模块的设计253

13.3.4数字钟的顶层设计256

13.3.5引脚约束258

13.3.6硬件测试259

本章小结259

第14章 UART实验设计260

14.1设计要求260

14.2原理描述260

14.3接收器的层次化设计方案262

14.3.1分频模块263

14.3.2接收器模块264

14.3.3接收器268

14.3.4引脚约束269

14.3.5硬件测试270

14.4发送器的层次化设计方案271

14.4.1分频模块272

14.4.2发送器模块272

14.4.3发送器276

14.4.4引脚约束277

14.4.5硬件测试278

本章小结279

参考文献280